芯片設(shè)計經(jīng)理簡歷模板

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　　姓名：***

　　性別：男

　　出生日期：1977-10-13

　　籍貫：深圳市

　　目前城市：深圳市

　　工作年限：八年以上

　　目前年薪：XX萬人民幣

　　聯(lián)系電話：******

　　E-mail：****** (郵件&MSN) 請換成自己的真實信箱!

　　應(yīng)聘方向

　　求職行業(yè)：

　　電子技術(shù)/半導(dǎo)體/集成電路

　　應(yīng)聘職位：

　　集成電路IC設(shè)計/應(yīng)用工程師

　　求職地點：

　　上海市，北京市，深圳市

　　薪資要求：

　　XX-14999/月

　　工作經(jīng)歷

　　XX/02—現(xiàn)在

　　***公司

　　所屬行業(yè)：電子技術(shù)/半導(dǎo)體/集成電路

　　設(shè)計部 集成電路IC設(shè)計/應(yīng)用工程師

　　主要職責(zé)：

　　模擬電路設(shè)計，包括運(yùn)算放大器的設(shè)計、開關(guān)電容電路、時鐘偵測、啟動電路、鎖相環(huán)、band gap等參與ADC、DAC參數(shù)設(shè)計運(yùn)用MATLAB，以及用mat lab驗證hospice仿真產(chǎn)生的數(shù)據(jù)。

　　用synopsys-dc綜合電路，用formality形式驗證，時序分析等用Apollo進(jìn)行布局布線，并且與模擬版圖工程師指導(dǎo)和交流。

　　XX/02—XX/02

　　**電子

　　所屬行業(yè)：電子技術(shù)/半導(dǎo)體/集成電路

　　設(shè)計部 集成電路IC設(shè)計/應(yīng)用工程師

　　主要職責(zé)：

　　從事486cpu的設(shè)計。通過verilogXL、NCverilog、hspice、star_sim仿真、分析驗證電路，寫verilog建立模型，寫測試代碼，測試驗證芯片。學(xué)習(xí)數(shù)字綜合工具synopsys_dc。

　　XX/07—XX/02

　　**順電子

　　所屬行業(yè)：電子技術(shù)/半導(dǎo)體/集成電路

　　設(shè)計部 集成電路IC設(shè)計/應(yīng)用工程師

　　主要職責(zé)：

　　期間2個月在IC工廠實習(xí)，之后學(xué)習(xí)畫版圖，仿真電路，寫Verilog。參與一個音樂芯片設(shè)計。

　　教育培訓(xùn)

　　XX/09—XX/07

　　**大學(xué)微電子學(xué) 本科

　　職業(yè)技能

　　外語：

　　英語：良好

　　自我評價

　　資深I(lǐng)C設(shè)計人員，從事IC設(shè)計工作達(dá)八年。